将地址线数和数据的位数做相应修改，再依据sdram的时序和读、写速度更改接口控制模块中的时间信号的周期，如刷新周期、命令生成模块中移位寄存器的位数和初值等，这样就可以对不同的sdram进行控制。最后，生成的sdram控制器顶层模块如图2所示。为了证明该控制器设计方案的可行性和通用性，在altera公司的cyclone系列fpga——ep1c6q240c8中生成sdram控制器，根据数据手册中sdram的参数对控制器各模块的vhdl语言程序做相应的改动，实现了对三星公司的8mbyte sdram k4s641632e和2mbyte sdram k4s161622d的控制，均达到了100mhz的读、写速度。 图2 sdram控制器接口 结语本方案采用的模块化思想为sdram控制器的开发提供了一种层次分明、易于扩展的设计思路。实验结果表明，该控制器设计紧凑，维护升级方便，易于实现对sdram的通用化控制，这无疑将极大的提高sdram应用的开发速度。 来源:零八我的爱
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