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SN74LVT162244ADL Buffer, Non-Inverting 4 Element 4 Bi... SN74LVT162244ADLPDF下载
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一种仿真分析在高速ＤＳＰ系统设计中的实现
短设计周期，在仿真分析之前应对设计中的关键与非关键线网进行划分。划分的原则主要是根据器件驱动器沿速率的高低和工作频率的高低；对时延敏感的线网，比如时钟信号，对曲线要求高的线网，比如fifo的读写信号，即使速率不高，也应视为关键线网；另外，对于非高速线网，如果因为系统复杂而造成拓扑结构不好、走线过长，也应该作必要的仿真分析。在本设计中，高速器件有：数字信号处理器tms320c6701、133m sbsram gvt7118g36、高速cpld epm7128stc-6、高速总线驱动器和缓冲器sn74lvt162244、sn74lvt162245及sn74lvt125,这些器件的线网构成了本设计的高速线网，如图2所示。另外，ad和da的读写时钟，fifo的读写信号等其它一些信号也被视为关键线网。 2.3 不同阶段的仿真分析 icx工具提供布线之前pre_simulation和布线之后的post_simulation.在原理图完成之后即可进行pre_simulation,此阶段的仿真分析主要是通过布线之前的信号完整性分析（不包括串扰），对布局进行指导，对逻辑器件的类型进行选择，决定那些信号需要端接

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