以时钟周期的1/256为间距对DCLK1的延迟进行动态调整。触发器DFF1和DFF2在每个时钟周期对DATACLK1和DATACLK2进行采样。如果DFF1在DATACLK1为低时采样DATACLK1，DFF1会输出固定的“0”。如果DFF1在DATACLK1为高时采样DATACLK1，DFF1会输出固定的“1”。

　　所以DFF3和DFF4可在任意时钟相位定时，与DCLK1的延迟设置无关。通过将DCLK1的延迟进行分级，使用DCM1的动态延迟调整功能以及读取DFF3和DFF4的输出，我们可以得到基于DATACLK1和DATACLK2上升沿的延迟设置。根据延迟设置，我们可以计算出为了保持MUX-DAC1和MUX-DAC2输入数据的同相，MUX-DAC1的输入数据需要延迟的DAC时钟周期数。FPGA中4 x 4桶形移位器的实现可使数据等待时间以一个DAC时钟周期为增量进行改变。